Разумијевање АДЦ-а

о. Рафаило - Разумијевање Литургије (Јули 2019).

$config[ads_text] not found
Anonim

Разумијевање АДЦ-а


АДЦ сукцесивни апроксимативни регистар је неопходан.

Један од најчешћих аналогно-дигиталних претварача који се користи у апликацијама које захтијевају брзину узорковања испод 10 МСПС је АДЦ Регистри Суццессиве Аппрокиматион Регистер. Овај АДЦ је идеалан за апликације које захтевају резолуцију између 8-16 бита. За више информација о резолуцији и брзини узорковања погледајте први у овој серији чланака: Деципхеринг Ресолутион анд Рате Рате. САР АДЦ је један од најинтуктивнијих аналогно-дигиталних претварача који ће се разумети и када једном знамо како овај АДЦ ради, постаје очигледно гдје леже његове предности и слабости.

Основно управљање САР АДЦ-ом

Основни аналогни-дигитални претварач апроксимативног апроксимативног приказа приказан је на шеми испод:

САР АДЦ обавља следеће ствари за сваки узорак:

  1. Аналогни сигнал се узорковао и одржавао.
  2. За сваки бит, САР логика излази бинарни код на ДАЦ који зависи од тренутног бита под надзором, а претходни битови су већ апроксимирани. Компаратор се користи за одређивање стања тренутног бита.
  3. Када се сви битови апроксимирају, дигитална апроксимација излази на крају конверзије (ЕОЦ).

Операција САР најбоље се објашњава као алгоритам бинарног претраживања. Узмите у обзир код приказан доле. У овом коду, тренутни бит под надзором је постављен на 1. Бинарни код који се добије из овога излази на ДАЦ. Ово се упоређује са аналогним улазом. Ако је резултат ДАЦ излаза од аналогног улаза мањи од 0, бит под надзором је подешен на 0.

 %8−bit digital output is all zeros digital output = zeros(1, 8); %Normalised to one for example reference voltage = 1; for i=1:8 %current output bit set to 1: digital output(i)=1; compare threshold = 0; %Output digital output in current form to DAC: for j=1:i compare threshold = compare threshold+digital output(j)*reference voltage/(2ˆj); end %Comparator compares analog input to DAC output: if (input voltage−compare threshold<0) digital output(i)= 0; end end 

Преузми код

Ако узмемо у обзир примјер аналогне улазне вриједности од 0.425 В и референце напона од 1 В, можемо приближити излазну вриједност од 8-битног АДЦ-а на сљедећи начин:

  1. Поставите први бит од 8 битних излаза на 1, тако да излаз у ДАЦ износи 0, 5
  2. 0.5 одузето од 0, 425 је мањи од 0, тако да је први бит излаза постављен на 0
  3. Подесите други бит од 8 битних излаза на 1, тако да излаз на ДАЦ износи 0, 25
  4. 0, 25 од 0, 425 је веће од 1, па је други бит излаза 1
  5. Подесите трећи бит од 8 битних излаза на 1, тако да излаз на ДАЦ износи 0, 375
  6. 0.375 одузето од 0.425 је веће од 1, тако да је трећи бит излаза 1

Овај процес се понавља за све 8 бита све док се излаз не одреди:

01101100

Из овог процеса постаје очигледно да Н-битни САР АДЦ мора захтијевати Н временске периоде да успјешно приближе излаз. Као резултат овога, иако су ови АДЦ-ови ниске снаге и захтевају веома мало простора, они нису погодни за апликације велике брзине и високе резолуције. Пошто ови АДЦ-ови захтевају веома мало простора, они се често налазе као периферне унутар микроконтролера или у изузетно малом пакету.

Можда је нешто мање интуитиван чињеница да дисипација снаге скали с брзином узорковања. Као резултат тога, ови АДЦ-ови су идеални за употребу у применама мале снаге где је АДЦ неопходно да узима узорке ретко.

Једна ствар коју треба приметити у овој архитектури је недостатак цјевовода и латенција повезана са овим. Као резултат, САР АДЦ одговара мултиплекед апликацијама.

Две особине АДЦ-а које дефинишу укупне карактеристике АДЦ-а нису изненађујуће, ДАЦ и Цомпаратор.

Капацитивни ДАЦ

Капацитивни ДАЦ садржи Н кондензаторе за Н-битно резолуцију уз додатак другог најмање битног битног кондензатора. Пример капацитивног ДАЦ приказан је испод:

Током аквизиције, заједнички терминал је спојен на тло затварањем С11 а аналогни улаз (Аин) пуња и испразни кондензаторе. Режим задржавања се јавља ако се улаз искључи отварањем С1. С11 се затим отвара са заједничким терминалом на -Аин. Ако је С2 спојен на Вреф, напон једнак Вреф / 2 се додаје на -Аин. Одлука о најзначајнијем биту одређује се овим.

Максимално време усаглашавања капацитивног ДАЦ-а одређује се временом подешавања најзначајнијих битова. То је због чињенице да највећа промена у излазу ДАЦ-а долази због овог најзначајнијих битова.

Можда вам је опроштено јер мислите да би 16-битни САР АДЦ требало дуже дуже да произведе излаз као 8-битни САР АДЦ због чињенице да постоје двоструки број излазних битова. У стварности, време сакупљања интерног ДАЦ-а у 16-битном САР АДЦ-у би требало да буде далеко дуже од времена успостављања 8-битне верзије. Као резултат тога, стопа узорковања САР АДЦ-а са високом резолуцијом се значајно смањује у односу на верзије са ниском резолуцијом.

Линеарност укупног АДЦ зависи од линеарности унутрашњег ДАЦ-а. Као резултат тога, резолуција АДЦ-а није изненађујуће ограничена резолуцијом унутрашњег ДАЦ-а.

Компаратор

Компаратор мора бити тачан и брз. Као и код ДАЦ-а, није изненађење да компаратор мора имати резолуцију која је барем добра као и САР АДЦ. Бука повезана са компаратором мора бити мања од најмање значајног дела САР АДЦ-а.

Резиме

Снаге САР АДЦ-а

  • Ниска потрошња енергије
  • Физички мали

Слабости САР АДЦ-а

  • Ниска стопа узорковања за високе резолуције
  • Ограничена резолуција услед граница ДАЦ и Цомпаратор
  • Величина се повећава са бројем бита

Примене САР АДЦ-а

Идеалан за вишеканалне системе за снимање података са фреквенцијама узорковања испод 10 МХз и резолуцијама између 8-16 бита.

Следећи чланак у серији: Разумевање Делта-Сигма АДЦ